PDH 标准的 E3次群测试序列发生器的 FPGA 设计

• 作者: 周鹏
• 来源期刊: 盐城工学院学报（自然科学版）
• 学科: 工学
• 关键词: PDH E3 测试序列发生器 FPGA
• 年，卷（期）: 2015,（1）
• 所属期刊栏目: 【计算机工程研究】
• 页码范围: 56-60
• 页数: 5页
• 分类号: TN914.3
• 字数: 2443字
• 语种: 中文
• DOI: 10.16018/j.cnki.cn32-1650/n.201501013

摘要

为了提高PDH标准下E3次群信号通信设备的可靠性及功能的多样性，设计了一种基于FPGA器件的测试序列发生器系统。在整个设计过程中，完成了测试系统各个功能模块的设计与硬件实现，其中主要包括系统控制模块、PRBS生成模块、误码生成模块和HDB3码转换模块。利用Quartus II软件内嵌的SignalTap II Logic Analyzer对序列发生器进行了实时的测试，结果比较准确，能够完成测试所需的基本工作任务，因此该测试系统的设计具有一定的实用价值。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	周鹏	抚顺职业技术学院机电工程系	13	30	3.0	4.0