SerDes技术中高速串行信号采样原理与实现

• 作者: 刘宗林 胡封林 陈吉华 陈海燕
• 来源期刊: 微电子学与计算机
• 关键词: SerDes技术 采样 CDR CMOS 高速串行信号
• 年，卷（期）: 2015,（5）
• 页码范围: 25-30
• 分类号: TN95
• 语种: 中文

摘要

在接收端对高速信号的采样处理是SerDes技术中的核心技术之一.基于采样原理,提出并构建数字采样模型,并给出了解决此类问题的一般方法.作为一个应用实例,采用8相,且每相邻两相相差45度的采样时钟,对12.5 Gb/s的8 B/10 B编码的高速串行数据进行采样处理.硬件上,高速串行信号采样电路采用了5级锁存栈,其中两级钟控敏感放大器(CSA)级联,一级CTOL数据双端转单端锁存器,一级CMOS同步D型锁存器进行相位调整,一级CMOS同步D型锁存器.5级锁存栈较好地实现了对高速串行信号的采样,经模拟验证,电路正确地采样了输入信号,其结果无漏无重,完全正确.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	陈海燕	国防科技大学计算机学院	17	39	4.0	5.0
2	陈吉华	国防科技大学计算机学院	15	57	4.0	7.0
3	刘宗林	国防科技大学计算机学院	10	180	5.0	10.0
4	胡封林	国防科技大学计算机学院	3	15	2.0	3.0