同步TP RAM的低功耗设计方法

• 作者: 周新格 周清军
• 来源期刊: 电路与系统
• 学科: 工学
• 关键词: 同步TP RAM SP RAM 格雷码 动态电压调整 电源分区策略
• 年，卷（期）: 2017,（2）
• 页码范围: 40-46
• 页数: 7页
• 分类号: TP33

摘要

针对SoC中同步TP RAM的功耗较大问题,提出一种设计方法。通过将SoC中的同步TP RAM替换成SP RAM,在SP RAM外围增加读写接口转换逻辑,使替换后的RAM实现原TP RAM的功能,保持对外接口不变。为了进一步降低功耗,对地址总线进行格雷编码,采用动态电压调整技术及合理的电源分区策略。将文中方法应用于一款多核SoC芯片,经TSMC 28 nm HPC工艺实现。仿真结果表明:优化后的RAM面积减少了24.76%,功耗降低了44.89%。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	周清军	西安培华学院中兴电信学院	5	4	1.0	1.0
2	周新格		1	0	0.0	0.0