一种新型GPU芯片Hierarchy Z架构的设计方案

• 作者: 武凤霞 王渊峰 阙恒
• 来源期刊: 集成电路应用
• 学科: 工学
• 关键词: 图形处理芯片 GPU Z缓存 层次Z 像素块 存储开销
• 年，卷（期）: 2017,（6）
• 所属期刊栏目: 研究与设计
• 页码范围: 14-17
• 页数: 4页
• 分类号: TN402|TP391
• 字数: 2697字
• 语种: 中文
• DOI: 10.19339/j.issn.1674-2583.2017.06.004

摘要

在图形处理芯片GPU芯片架构设计中,Hierarchy Z是一种Tile粒度的Z Buffer技术,Graphics Pipeline中,它处于Z Buffer之前,经过它剔除掉的Tile,可以省掉后继Z Buffer的读写,并提高图形渲染的效率和性能.但是对于Hierarchy Z不能剔除的Tile,如何有效的节省它们的Z Buffer的读写,业界还鲜有研究.通过对传统Hierarchy Z硬件算法研究改进,一个双层次的基于Z Slope的Z Range方案被提出.新的Hierarchy Z不仅可以全精度恢复Tile中所有Z值,还能提高Tile的Reject率和Accept率.经过Bench测试,最终能节省约88％ Accept Tile的Z Buffer读写,并进一步节省10％～40％的Z Buffer Memory开销.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王渊峰		3	3	1.0	1.0
2	武凤霞		3	3	1.0	1.0
3	阙恒		3	3	1.0	1.0