一种采用FPGA实现CORTEX-M0 IP核验证的方法

• 作者: 陈大科
• 来源期刊: 微电子学与计算机
• 关键词: CORTEX-M0软核 FPGA 状态机 存贮接口
• 年，卷（期）: 2018,（3）
• 页码范围: 135-139
• 页数: 5页
• 分类号: TP206
• 语种: 中文

摘要

根据ARM处理器高性能总线(Advanced High performance Bus)接口协议,设计了可综合32位/16位存储器以及I/O接口RTL代码,替代Cortex-M0试用版(cortex_m0_designstart)中的行为级存储器接口代码.能够在FPGA上构建一个具有存储器架构及I/O读取功能的完整嵌入式系统,满足对Cortex-M0进行系统级快速功能验证的需求.给出了存储器接口及I/O设计方法和代码,并在Altera公司的EP3C40器件上进行了验证,硬件资源为逻辑单元7 688个,存储单元17 408 bit.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	陈大科		3	5	1.0	2.0