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摘要:
本设计采用Verilog_HDL语言设计实现UART系统.该系统由波特率时钟生成模块、数据发送模块和数据接收模块等三个模块组成.经Modelsim模拟仿真显示,各模块设计均满足要求,数据传输速率高、数据传输准确.
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文献信息
篇名 基于FPGA的UART的设计实现
来源期刊 数字技术与应用 学科 工学
关键词 FPGA UART 异步串行通信 Modelsim仿真
年,卷(期) 2019,(3) 所属期刊栏目 设计开发
研究方向 页码范围 150-151
页数 2页 分类号 TN92
字数 1544字 语种 中文
DOI 10.19695/j.cnki.cn12-1369.2019.03.80
五维指标
作者信息
序号 姓名 单位 发文数 被引次数 H指数 G指数
1 肖顺文 西华师范大学电子信息工程学院 50 90 5.0 7.0
2 罗春梅 西华师范大学电子信息工程学院 7 5 2.0 2.0
3 王涌 西华师范大学电子信息工程学院 7 3 1.0 1.0
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研究主题发展历程
节点文献
FPGA
UART
异步串行通信
Modelsim仿真
研究起点
研究来源
研究分支
研究去脉
引文网络交叉学科
相关学者/机构
期刊影响力
数字技术与应用
月刊
1007-9416
12-1369/TN
16开
天津市
6-251
1983
chi
出版文献量(篇)
20434
总下载数(次)
106
总被引数(次)
35701
论文1v1指导