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申请人：宣化钢铁公司
公开时间：1992-11-04
摘要:
本发明散状粉料的冷固结造块工艺的主要技术特征是开发了一种新型的液体粘结剂。该粘结剂为水玻璃(硅酸钠)或水玻璃中添加一定量的添加剂改性。本发明的工艺不用高温高压设备，流程简单，可实现生产的连续化作业。用该工艺生产的球团强度高，低温还原粉化率低。具有良好的耐热性和耐水防潮性能。本发明可用于锰矿粉、铬矿粉、硅矿粉、铁精粉、冻金厂含铁尘料及其它散状粉料的造块。
申请人：旺宏电子股份有限公司
公开时间：2017-10-24
摘要:
本发明公开了一种半导体结构，包括一基板、多个第一叠层结构以及两个第二叠层结构。第一叠层结构设置于基板上，且每个第一叠层结构包括多个交互叠层的金属层与氧化层。第二叠层结构设置于基板上，且每个第二叠层结构包括多个交互叠层的氮化硅层与氧化层。第一叠层结构设置于两个第二叠层结构之间。
申请人：旺宏电子股份有限公司
公开时间：2008-05-07
摘要:
一种具有氧化硅/氮化硅/氧化硅(“ONO”)结构的半导体的形成方法，是先提供第一氧化硅层与氮化硅层覆盖于一具有存储器元件区与逻辑元件区的基底上，再图案化第一氧化硅层与氮化硅层，以定义出部分完成的ONO堆栈结构的底氧化物与氮化硅部位，并暴露出逻辑元件区域内的基底。在具有自由基氧化剂的环境下进行快速热回火工艺，以同时在氮化硅层所暴露出的表面上形成第二氧化硅层，并在基底上形成栅极氧化硅层。然后在完成的ONO堆栈结构以与栅极氧化层上沉积导电层。本发明可用以制造具有逻辑元件与含有ONO结构存储单元的存储器元件。其缩短工艺耗费时间，降低热预算，可避免氮化硅在后续清洗工艺中被暴露出来，增进了栅极的耦合比。
申请人：旺宏电子股份有限公司
公开时间：2018-03-30
摘要:
本发明公开了一种半导体装置及其制造方法，该半导体装置包括一衬底、一叠层结构和一晶体管；衬底包括一第一部分和一第二部分；叠层结构是被形成在衬底的第一区域上方；具有一栅极的晶体管结构形成在第二区域；栅极结构的一底部是被配置于距离该衬底的一高度，该高度小于衬底与叠层结构的一底部之间的一高度。
申请人：旺宏电子股份有限公司
公开时间：2018-10-09
摘要:
本发明公开了一种半导体结构的形成方法和藉此形成的半导体结构。半导体结构的形成方法包括下列步骤：首先，提供一初步结构；该初步结构具有一阵列区；该初步结构包括位于阵列区中的多个第一叠层；接着，形成一第一介电层在第一叠层上；形成一第一硬掩模层在第一介电层上；形成一绝缘材料在第一硬掩模层上；接着，进行一平坦化工艺，该平坦化工艺停止在第一硬掩模层上；之后，移除第一硬掩模层；形成一第二硬掩模层在第一介电层上；形成一第二介电层在第二硬掩模层上；形成多个接触件穿过第二介电层、第二硬掩模层和第一介电层到达初步结构。
申请人：旺宏电子股份有限公司
公开时间：2014-09-17
摘要:
本发明公开了一种半导体装置及其制造方法，该半导体装置包括一衬底、一叠层结构和一晶体管；衬底包括一第一部分和一第二部分；叠层结构是被形成在衬底的第一区域上方；具有一栅极的晶体管结构形成在第二区域；栅极结构的一底部是被配置于距离该衬底的一高度，该高度小于衬底与叠层结构的一底部之间的一高度。
申请人：旺宏电子股份有限公司
公开时间：2014-03-12
摘要:
发明公开了一种具有厚度增长的终止层的多层垂直栓塞结构的集成电路及其制造方法。本发明的方法是利用集成电路包括具有多个导电层与多个介电层交错相叠的叠层件，以形成夹层连接件从一连接件表面延伸至对应的导电层。本发明的方法是形成着落区于叠层件中的多个导电层上。着落区并未完全覆盖叠层件中的导电层。本发明的方法是形成刻蚀终止层于对应的着落区上。刻蚀终止层的厚度与着落区的深度相互关联。本发明的方法是以一介电填充材料填充着落区及刻蚀终止层。本发明的方法是利用一图案化刻蚀工艺，形成多个通孔延伸穿过介电填充材料及刻蚀终止层至多个导电层中的着落区。
申请人：旺宏电子股份有限公司
公开时间：2018-10-09
摘要:
本发明公开了一种三维半导体元件，包括：一基板，包括一阵列区域和邻近阵列区域的一阶梯区域，其中阶梯区域包括N个梯级，N为大于或等于1的整数；一叠层，具有多层结构叠置于该基板上，且多层结构包括有源层与绝缘层交错设置于基板上方，该叠层包括多个次叠层形成于基板上，这些次叠层与阶梯区域的N个梯级对应设置以分别形成接触区域，其中于接触区域中各次叠层的一最上层有源层包括一金属硅化物层；和多层结构连接器，分别位于对应的接触区域，且多层结构连接器系向下延伸以电性连接各个次叠层的金属硅化物层。
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