带有48字节RAM的日历时钟芯片的设计

• 作者: 曾爱华 殷瑞祥 郭瑢 陈敏
• 来源期刊: 电子技术应用
• 学科: 工学
• 关键词: Verilog HDL 系统仿真 逻辑综合 数字电子系统
• 年，卷（期）: 2005,（6）
• 所属期刊栏目: 集成电路应用
• 页码范围: 73-76
• 页数: 4页
• 分类号: TN4
• 字数: 2612字
• 语种: 中文
• DOI: 10.3969/j.issn.0258-7998.2005.06.026

摘要

介绍了一种带有48字节RAM的日历时钟芯片的设计,该芯片具有振荡、分频、可编程的计时计数、定时闹响和中断输出等功能.该芯片基于Verilog HDL描述,采用模块化设计,可扩展性好;并利用Synopsys公司的VCS和DC工具分别对设计进行了成功的系统仿真和综合;同时还简单介绍了ASIC设计的整个流程.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	殷瑞祥	华南理工大学电信学院	48	300	12.0	15.0
2	陈敏	华南理工大学电信学院	37	352	11.0	18.0
3	曾爱华	华南理工大学电信学院	7	118	5.0	7.0
4	郭瑢	华南理工大学电信学院	4	36	3.0	4.0