静态时序分析在数字ASIC设计中的应用

• 作者: 曾爱华 殷瑞祥 郭瑢 陈敏
• 来源期刊: 重庆工学院学报
• 学科: 工学
• 关键词: 专用集成电路(ASIC) 静态时序分析(STA) I2C 时序约束 虚假路径
• 年，卷（期）: 2005,（8）
• 所属期刊栏目: 计算机与自动化
• 页码范围: 51-55,62
• 页数: 6页
• 分类号: TN402
• 字数: 4811字
• 语种: 中文
• DOI: 10.3969/j.issn.1674-8425-B.2005.08.014

摘要

主要介绍了静态时序分析在数字ASIC设计中的应用,描述了静态时序分析的基本原理和流程,并以I2C总线设计为例,分析了对数字ASIC作静态时序分析中可能出现的问题,提出了消除虚假路径的实际方法.通过对全芯片进行静态时序分析,可以确认设计的准确性和可靠性,从而为设计流程中每一部分的工作取得sign-off提供可靠保证.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	殷瑞祥	华南理工大学电子与信息学院	48	300	12.0	15.0
2	陈敏	华南理工大学电子与信息学院	37	352	11.0	18.0
3	曾爱华	华南理工大学电子与信息学院	7	118	5.0	7.0
4	郭瑢	华南理工大学电子与信息学院	4	36	3.0	4.0