SoC静态时序分析中时序约束策略的研究及实例

• 作者: 付宇卓 谈晓婷 谢凯年
• 来源期刊: 微电子学与计算机
• 关键词: SoC设计 静态时序分析 静态验证 时序约束
• 年，卷（期）: 2006,（4）
• 页码范围: 64-67
• 页数: 4页
• 分类号: TN492
• 语种: 中文
• DOI: 10.3969/j.issn.1000-7180.2006.04.019

摘要

文章简要描述了静态时序分析的原理,并在一款音频处理SoC芯片的验证过程中,详细介绍了针对时钟定义、多时钟域、端口信号等关键问题的时序约束策略.实践结果表明,静态时序分析很好地满足了该芯片的验证要求,而且比传统的动态验证效率更高.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	付宇卓	上海交通大学微电子学院	90	850	15.0	26.0
2	谢凯年	上海交通大学微电子学院	12	97	4.0	9.0
3	谈晓婷	上海交通大学微电子学院	1	40	1.0	1.0