基于FPGA的AES密码协处理器的设计和实现

• 作者: 吕晓斌 杨峰 赵志新
• 来源期刊: 微电子学与计算机
• 关键词: 协处理器 高级加密标准 现场可编程门阵列 密钥扩展
• 年，卷（期）: 2005,（5）
• 页码范围: 121-123,127
• 页数: 4页
• 分类号: TP393.02
• 语种: 中文
• DOI: 10.3969/j.issn.1000-7180.2005.05.030

摘要

文章基于FPGA设计了一种能完成AES算法加密的密码协处理器,设计中利用VirtexⅡ系列FPGA的结构特点,对AES算法的实现做了优化.实验证明,这种实现方式用较少的电路资源达到了较高的数据吞吐率.该密码协处理器还提供了和ARM处理器的接口逻辑,实现了用于加/解密和数据输入输出的协处理器指令,作为ARM微处理器指令集的扩展,大大提高了嵌入式系统处理数据加/解的效率,实现数据的安全传输.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	吕晓斌	信息工程大学信息工程学院网络工程系	2	18	2.0	2.0
2	赵志新	信息工程大学信息工程学院网络工程系	2	12	2.0	2.0
3	杨峰	信息工程大学信息工程学院网络工程系	2	91	2.0	2.0