一种高吞吐率低成本的AES协处理器设计

• 作者: 但永平 刘政林 易立华 邹雪城
• 来源期刊: 计算机应用研究
• 关键词: 高级加密标准 低成本 吞吐率 密钥扩展
• 年，卷（期）: 2009,（6）
• 所属期刊栏目: 信息安全技术
• 页码范围: 2136-2137
• 页数: 2页
• 分类号: TN402
• 语种: 中文
• DOI: 10.3969/j.issn.1001-3695.2009.06.041

摘要

设计了一种高吞吐率低成本的AES协处理器.在加解密过程中采用共享技术,S盒采用复合域算法,减少了面积的需求;在轮内设计四级流水结构,有效地缩短关键路径,从而提高了处理器的数据吞吐率;同时在密钥扩展模块内插入寄存器,保证了轮密钥与轮循环的同步.基于Virtex II Pro FPGA 芯片(90 nm工艺技术)实现该结构,消耗面积仅约2 118 slices;在最高工作频率189 MHz下,128位加密的数据吞吐率达到1.8 Gbps.与同类设计相比,该处理器吞吐率/资源消耗比值较高.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	邹雪城	华中科技大学电子科学与技术系	310	2261	21.0	31.0
2	刘政林	华中科技大学电子科学与技术系	100	722	14.0	21.0
3	易立华	华中科技大学电子科学与技术系	3	4	1.0	2.0
4	但永平	华中科技大学电子科学与技术系	7	24	3.0	4.0