AES算法中SubBytes变换的高速硬件实现

• 作者: 戴冠中 高磊
• 来源期刊: 微电子学与计算机
• 关键词: AES SubBytes 有限域 流水线
• 年，卷（期）: 2006,（7）
• 页码范围: 47-49
• 页数: 3页
• 分类号: TP309
• 语种: 中文
• DOI: 10.3969/j.issn.1000-7180.2006.07.013

摘要

SubBytes变换是AES算法中唯一的非线性变换,也是硬件实现模块中的关键部分.文章在研究有限域GF(28)与其复合域GF((24)2)变换的基础上,采用组合逻辑替代RAM查表的方法实现SubBytes变换,并在其内部实现了三级流水线.在Altera EP20KE系列的FPGA上进行了综合仿真验证,基于此高速SubBytes变换实现方法所设计的AES-128模块在ECB模式下的理论最大加密处理速度达到了12Gbps.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	戴冠中	西北工业大学自动化学院	280	4169	31.0	53.0
2	高磊	西北工业大学自动化学院	14	179	8.0	13.0