基于CPLD的位同步时钟提取电路设计

• 作者: 刘笃仁 王志梁
• 来源期刊: 电子元器件应用
• 学科: 工学
• 关键词: 串行通信 位同步 CPLD VERILOGHDL
• 年，卷（期）: 2006,（9）
• 页码范围: 54-55
• 页数: 2页
• 分类号: TN92

摘要

提出了一种位同步时钟信号的提取方案。该方案具有同步速度快、实现简单等特点，可用于异步串行通信的发送接收等。文中据此方案设计了其位同步时钟提取电路，给出了采用VerilogHDL语言编写的基于CPLD的具体程序实现代码，最后给出了该电路的具体程序及仿真结果。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	刘笃仁		73	126	7.0	9.0
2	王志梁		2	0	0.0	0.0