基于流水线重构技术的16×16位乘加器的设计

• 作者: 汤乃云 赵倩 韩桂泽
• 来源期刊: 科技与创新
• 关键词: 乘加器 乘法器 流水线
• 年，卷（期）: 2006,（35）
• 所属期刊栏目: 电子设计
• 页码范围: 302-304
• 页数: 3页
• 分类号: TN47
• 语种: 中文
• DOI: 10.3969/j.issn.1008-0570.2006.35.110

摘要

比较了几种16×16位乘加器的实现方法,给出了一种嵌入于微处理器的基于流水线重构技术的16×16位乘加器的设计方案,该设计可完成16bit整数或序数的乘法或乘加运算,并提高了运算的速度,减少了面积.利用Cadence EDA工具对电路进行了仿真,仿真结果验证了设计的准确性.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	韩桂泽	上海市上海大学微电子研究与开发中心	1	4	1.0	1.0