自主设计精简指令集的流水线 CPU

• 作者: 刘怡俊 袁婷
• 来源期刊: 微电子学与计算机
• 关键词: CPU RISC 流水线 相关性 汇编器
• 年，卷（期）: 2015,（2）
• 页码范围: 124-128
• 页数: 5页
• 分类号: TP332
• 语种: 中文

摘要

介绍了基于FPGA平台，设计16位精简指令集流水线CPU 。该CPU参考MIPS架构设计精简指令集，通过分析指令处理过程实现五级流水线结构，结合“预测技术”和数据前推方法解决流水线相关问题。为了支持CPU软件架构，设计指令集的汇编编译器。在 M odelsim平台运行测试程序，给出仿真综合结果。通过试验结果对比表明，所设计的CPU处理过程所需时钟周期大大减少。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	刘怡俊	广东工业大学计算机学院	66	190	7.0	10.0
2	袁婷	广东工业大学计算机学院	3	12	2.0	3.0