基于FPGA流水线RISC微处理器的设计

• 作者: 刘怡俊 李振坤 黄旺华 黄静怡
• 来源期刊: 科技与创新
• 关键词: RISC 流水线 相关性问题解决
• 年，卷（期）: 2008,（14）
• 所属期刊栏目: PLD CPLD FPGA应用
• 页码范围: 187-189
• 页数: 3页
• 分类号: TP302.2|TP338.1
• 语种: 中文
• DOI: 10.3969/j.issn.1008-0570.2008.14.079

摘要

文章介绍了基于FPGA的流水线RISC微处理器的设计,包括关键模块设计和流水线设计.所设计的微处理器主要由ALU,译码单元,取指逻辑,寄存器堆,指令存储器,数据存储器等关键模块组成,其指令和数据长度都为32位,采用三种寻址方式.通过对关键模块的时序分析,设计合理的流水线.文章着重分析了因流水线产生的相关性问题.并采用旁路技术(Forwarding)和硬件"猜测法"加以解决.综合和功能仿真结果表明该RISC处理器达到了设计要求,其最高时钟频率达到74.59MHz.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	刘怡俊	广东工业大学计算机学院	66	190	7.0	10.0
2	李振坤	广东工业大学计算机学院	91	751	16.0	23.0
3	黄静怡	广东工业大学计算机学院	5	41	2.0	5.0
4	黄旺华	广东工业大学计算机学院	4	24	2.0	4.0