0.18μm CMOS PLL频率综合器中可编程分频器的设计与实现

• 作者: 何小虎 肖洁 胡庆生
• 来源期刊: 微电子学与计算机
• 关键词: 可编程分频器 频率综合器 标准单元 CMOS
• 年，卷（期）: 2007,（5）
• 页码范围: 61-65
• 页数: 5页
• 分类号: TN4
• 语种: 中文
• DOI: 10.3969/j.issn.1000-7180.2007.05.019

摘要

介绍了用于WLAN 802.11a收发信机的PLL频率综合器中可编程分频器的设计.基于ARTISAN标准单元库对可编程分濒器进行了设计,详细介绍了自定义线负载模型、版图规划、时钟树综合、布局布线、静态时序分析等 VLSI 设计流程,并通过前端和后端设计的相互协作对电路进行了反复优化.最后给出了可编程分频器的后仿真结果、芯片照片和测试结果,芯片内核面积1360.5μm2,测试结果表明设计符合要求.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	胡庆生	东南大学射频与光电集成电路研究所	43	229	8.0	13.0
2	何小虎	东南大学射频与光电集成电路研究所	6	39	3.0	6.0
3	肖洁	东南大学射频与光电集成电路研究所	11	108	6.0	10.0