基于Verilog HDL的有限状态机设计

• 作者: 常何民 方洪浩 雷蕾
• 来源期刊: 科学技术与工程
• 学科: 工学
• 关键词: Verilog HDL FSM 频率计控制器 同步时序方式 编码风格
• 年，卷（期）: 2007,（20）
• 所属期刊栏目: 论文
• 页码范围: 5278-5281
• 页数: 4页
• 分类号: TP332.11
• 字数: 2776字
• 语种: 中文
• DOI: 10.3969/j.issn.1671-1815.2007.20.018

摘要

介绍Verilog硬件描述语言(HDL)历史及其特点,有限状态机(FSM)广泛适用于设计数字系统的控制模块,包括组合逻辑和寄存器逻辑,设计的可综合状态机有多种编码风格,语言描述较为抽象,通过研究总结一般编写状态机的方法、步骤和设计要点来设计一个自动转换量程的频率计控制器并对之进行仿真.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	雷蕾	中国科学院西安光学精密机械研究所	10	46	3.0	6.0
5	常何民	中国科学院西安光学精密机械研究所	5	34	2.0	5.0
6	方洪浩	中国科学院西安光学精密机械研究所	1	13	1.0	1.0