数字锁相位同步提取的VHDL实现

• 作者: 蔡顺燕 詹鹏 赖武刚 郭勇
• 来源期刊: 科技与创新
• 关键词: 位同步 FPGA WILDL 锁相环 数字通信
• 年，卷（期）: 2007,（20）
• 所属期刊栏目: PLD CPLD FPGA 应用
• 页码范围: 180-181,167
• 页数: 3页
• 分类号: TP311|TN919
• 语种: 中文
• DOI: 10.3969/j.issn.1008-0570.2007.20.071

摘要

本文设计了一种在数字通信系统中的数字锁相位同步提取方案,详细介绍了本设计的位同步提取原理及其各个组成功能模块的VHDL语言实现.并在Quartus Ⅱ开发平台上仿真验证通过.本设计采用VHDL语言编程且在FPGA芯片上实现.具有可移植性好、体积小、低功耗、可靠性高、方便维护和升级等优点,增强了系统的可靠性和稳定性.经验证该位同步提取设计方案能够快速的提取位同步时钟,稳定性好.