基于FPGA的积分型数字锁相环的设计与实现

• 作者: 崔建庆 石江宏
• 来源期刊: 现代电子技术
• 关键词: 积分型数字鉴相器 数字锁相环 时钟提取 现场可编程逻辑门阵列
• 年，卷（期）: 2005,（22）
• 所属期刊栏目: 制造与设计
• 页码范围: 101-103
• 页数: 3页
• 分类号: TN929.1
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2005.22.043

摘要

位同步时钟信号的提取是通信系统中的关键部分,应用数字锁相环可以准确地从输入码流中提取出位同步信号.本文简要介绍了数字锁相环的基本原理,在详细介绍了积分型超前—滞后数字锁相环的工作原理的基础上,利用VHDL语言对该系统进行了设计,给出了数字锁相环路主要模块的设计方法及仿真结果,得到了该系统的顶层电路,其中重点分析了积分型数字鉴相器的原理,给出了设计过程；并根据系统的参数进行了性能分析,最后给出了整个系统的功能仿真结果.具有一定的工程实用价值.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	石江宏		53	469	12.0	19.0
2	崔建庆		1	10	1.0	1.0