基于FPGA的循环冗余校验算法实现

• 作者: 石建平 黄乡生
• 来源期刊: 信息与电子工程
• 学科: 工学
• 关键词: 循环冗余校验 生成多项式 现场可编程门阵列 VerilogHDL语言
• 年，卷（期）: 2008,（5）
• 所属期刊栏目: 科研通讯
• 页码范围: 394-396,400
• 页数: 4页
• 分类号: TN914.3
• 字数: 1607字
• 语种: 中文
• DOI: 10.3969/j.issn.1672-2892.2008.05.018

摘要

循环冗余校验(CRC)码是数据通信中广泛应用的一种差错检测码.在介绍CRC原理的基础上,以常见的CRC-16为例,用Verilog HDL硬件描述语言设计该算法.利用Altera 公司的EDA开发工具软件Quartus II 6.0,给出仿真波形图以及可以共享的模块,该模块既是CRC码生成器,又是待校验数据的校验器.仿真结果表明, 这是一种实现CRC算法的有效方法,其工作频率可达到420.17 MHz.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	黄乡生	东华理工大学电子与信息工程学院	38	184	7.0	13.0
2	石建平	东华理工大学电子与信息工程学院	1	3	1.0	1.0