分组算法模块的VHDL和VERILOG实现及其比较研究

• 作者: 程代伟 许萍 龙束媛
• 来源期刊: 通信技术
• 学科: 工学
• 关键词: 分组算法模块 VHDL Verilog 资源 速度
• 年，卷（期）: 2008,（12）
• 所属期刊栏目: 安全
• 页码范围: 353-354,357
• 页数: 3页
• 分类号: TN919.1
• 字数: 1787字
• 语种: 中文
• DOI: 10.3969/j.issn.1002-0802.2008.12.122

摘要

分组密码算法是一种常用的密码技术.其加密速度非常快,在数据加密领域仍广泛使用.目前,分组密码的重点研究方向包括新型分组密码的研究,分组密码的实现研究,分组密码的各个组件的研究等等.本文从AES的5个候选算法中提炼出7大分组算法模块,分别用VHDL和Verilog实现,并对资源占用情况加以分析比较.然后选取分组算法的典型代表AES,用两种语言实现并对资源占用情况和实现速率加以比较.结果表明:对于小型分组算法模块,VHDL和Verilog的实现在占用逻辑单元方面基本上没有什么差别;对较为复杂的模块和AES算法,Verilog的实现会比VHDL的实现占用较少的资源,但速度要慢些.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	许萍	北京电子科技学院通信工程系	18	27	4.0	4.0
2	程代伟	北京电子科技学院通信工程系	8	35	4.0	5.0
3	龙束媛	北京电子科技学院通信工程系	1	4	1.0	1.0