基于FPGA的IP碎片重组模块

• 作者: 刘斌 李鹏
• 来源期刊: 科技与创新
• 关键词: IP碎片 FPGA RLDRAM控制器 最大传输单元 洞
• 年，卷（期）: 2008,（11）
• 所属期刊栏目: PLD GPLD FPGA应用
• 页码范围: 171-173
• 页数: 3页
• 分类号: TP393
• 语种: 中文
• DOI: 10.3969/j.issn.1008-0570.2008.11.070

摘要

为了更好地支持网络安全,IP碎片重组是IDS/IPS中一个必不可少的操作.由于采用软件实现IP碎片重组的速度很低,很难达到高速接口的线速处理要求,所以在高速IDS/IPS上应采用硬件处理的机制.本文实现了一个基于Altera FPGA的IP碎片重组模块,可解决IDS/IPS处理IP碎片重组遇到的性能瓶颈问题,同时提供了一种IP碎片攻击的预警机制,其特点是可以根据设备资源的使用情况,提供不同程度的警报信息.借助于QuatusII综合布线工具,经面向硬件电路的仿真验证,本文的方法可实现OC-48接口(2.5Gb/s)上线速分组的IP碎片重组,并具有硬件开销小,可扩展性好的特点.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	刘斌	北京清华大学计算机科学与技术系	3	4	1.0	1.0
2	李鹏	北京清华大学计算机科学与技术系	1	1	1.0	1.0