基于FPGA的二-十进制转码器设计

• 作者: 何晓燕 王庆春
• 来源期刊: 微型机与应用
• 学科: 工学
• 关键词: 二进制转十进制(BCD)转码器 FPGA IP核 逻辑单元(LEs) 路径延迟(Tpd)
• 年，卷（期）: 2010,（14）
• 页码范围: 72-75
• 分类号: TP302
• 字数: 1598字
• 语种: 中文
• DOI: 10.3969/j.issn.1674-7720.2010.14.023

摘要

针对二进制转十进制(BCD)转码器的FPGA实现目标,提出了一种高效、易于重构的转码器设计方案.并在FPGA开发板上成功地实现了该设计,验证结果表明,与使用中规模集成电路IP核(SN74185A)实现的7 bit、10 bit和12 bit的转码器相比,本设计可以分别节约28.5%、47.6%和49.6%的硬件实现代价(逻辑单元LEs);同时,电路的路径延迟也分别减少了0.7 ns、2.1 ns和8.9 ns.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王庆春	安康学院电子与信息技术研究中心	20	72	5.0	8.0
2	何晓燕	安康学院电子与信息技术研究中心	13	48	5.0	6.0