基于并行前缀结构的十进制加法器设计

• 作者: 崔晓平 王书敏
• 来源期刊: 电子科技
• 学科: 工学
• 关键词: 十进制加法 并行前缀结构 减6修正进位选择加法器
• 年，卷（期）: 2016,（6）
• 所属期刊栏目: 协议·算法及仿真
• 页码范围: 19-21,25
• 页数: 4页
• 分类号: TP332.2+1
• 字数: 1416字
• 语种: 中文
• DOI: 10.16180/j.cnki.issn1007-7820.2016.06.006

摘要

针对硬件实现BCD码十进制加法需要处理无效码的问题,设计了一种基于并行前缀结构的十进制加法器.该十进制加法器依据预先加6,配合二进制加法求中间和,然后再减6修正的算法,并将减6修正步骤整合到重新设计的减6修正进位选择加法器中,充分利用并行前缀结构大幅提高了电路运算的并行度.采用Verilog HDL对加法器进行实现并利用Design Compiler进行综合,得到设计的32位,64位,128位的十进制加法器的延时分别为0.56 ns,0.61 ns,0.71 ns,面积分别为1 310μm2,2 681 μm2,5 485 μm2.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	崔晓平	南京航空航天大学电子信息工程学院	11	33	4.0	5.0
2	王书敏	南京航空航天大学电子信息工程学院	2	3	1.0	1.0