基于Verilog的并行前缀Ling型加法器的验证

• 作者: 张磊 肖九思
• 来源期刊: 计算机与数字工程
• 学科: 工学
• 关键词: FPGA验证 并行前缀加法器 Verilog语言 测试平台
• 年，卷（期）: 2008,（5）
• 所属期刊栏目: 工程实践
• 页码范围: 150-152
• 页数: 3页
• 分类号: TP332
• 字数: 2041字
• 语种: 中文
• DOI: 10.3969/j.issn.1672-9722.2008.05.043

摘要

随着DSP处理器运算速度的大幅提高,为进一步提高运算速度,各种不同结构的加法器设计相继提出.其中并行前缀加法器以其简单的标准单元和规则的内部连接的结构特点,非常适合VLSI的实现.基于Verilog语言,对快速并行前缀Ling型加法器设计进行RTL级验证,并分析比较不同的验证方法.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	肖九思	福州大学物理与信息学院	3	4	1.0	2.0
2	张磊		1	1	1.0	1.0