基于FPGA的32位浮点加法器的设计

• 作者: 吉伟 杨靓 黄士坦 黄巾
• 来源期刊: 微电子学与计算机
• 关键词: 浮点加法器 TI 流水线 LOD
• 年，卷（期）: 2008,（6）
• 页码范围: 209-211
• 页数: 3页
• 分类号: TP391
• 语种: 中文

摘要

在综合分析各种浮点加法器算法的基础上,提出了一种符合TI格式标准的32位浮点加法器,同时兼顾了速度和面积两方面因素.本设计在virtex-4系列FPGA上进行了实现,最高速度可达到182.415MHz,资源占用也较为合理.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	杨靓		36	234	10.0	14.0
2	黄士坦		86	744	15.0	22.0
3	黄巾		12	119	5.0	10.0
4	吉伟		3	13	2.0	3.0