基于流水线结构的浮点加法器IP核设计

• 作者: 夏杰 宣志斌 薛忠杰
• 来源期刊: 科技与创新
• 关键词: 浮点加法器 流水线 综合
• 年，卷（期）: 2008,（27）
• 所属期刊栏目: 软件时空
• 页码范围: 192-193
• 页数: 2页
• 分类号: TN402
• 语种: 中文
• DOI: 10.3969/j.issn.1008-0570.2008.27.075

摘要

浮点加法运算是浮点运算中使用频率最高的一种运算.本文采用了五级加法器流水线结构,并使用Verilog HDL硬件描述语言对其进行编码.利在使用SMIC 0.18um CMOS工艺库进行综合,工作频率能达到500MHz.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	薛忠杰		13	104	6.0	10.0
2	宣志斌	江南大学信息工程学院	2	6	1.0	2.0
3	夏杰	江南大学信息工程学院	2	6	1.0	2.0