一种高速浮点加法器的设计实现

• 作者: 刘聪 唐世庆 尹勇生
• 来源期刊: 微电子学与计算机
• 关键词: 浮点加法器 进位链 优化
• 年，卷（期）: 2003,（8）
• 所属期刊栏目: 微电子技术
• 页码范围: 163-166
• 页数: 4页
• 分类号: TP3
• 语种: 中文
• DOI: 10.3969/j.issn.1000-7180.2003.08.046

摘要

浮点加法器是协处理器的核心运算部件,是实现浮点指令各种运算的基础,其设计优化是提高浮点运算速度和精度的关键途径.文章从浮点加法器算法和电路实现的角度给出设计方法,并且提出动态与静态结合设计进位链的方案以及前导0预测面积与速度的折衷方法.动态与静态结合设计进位链的方法有效地降低了功耗,提高了速度,改善了性能.目前已经嵌入协处理器的设计中,并且流片测试成功.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	尹勇生	合肥工业大学微电子设计研究所	46	284	10.0	14.0
2	唐世庆	合肥工业大学微电子设计研究所	4	16	2.0	4.0
3	刘聪	合肥工业大学微电子设计研究所	7	13	2.0	3.0