一种高效、可重构的二-十进制转码器设计

• 作者: 万长兴 何晓燕 王庆春
• 来源期刊: 科技与创新
• 关键词: 二-十进制(BCD)转码器 SOPC IP核 逻辑单元(LEs) 路径延迟(Tps)
• 年，卷（期）: 2010,（17）
• 页码范围: 142-144
• 分类号: TN919.3
• 语种: 中文
• DOI: 10.3969/j.issn.2095-6835.2010.17.059

摘要

文中针对二-十进制(BCD)转码器的FPGA实现目标,提出了一种高效、易于重构的转码器设计方法.并在FPGA(Altera EP1K30QC208-2)开发板上成功地实现了该设计,验证结果表明:和其它4种方法实现的12-bit二-十进制转码器相比,这种设计不但能节约实现代价(逻辑单元LEs);而且也能减小电路的路径延迟.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王庆春	安康学院电子与信息技术研究中心	20	72	5.0	8.0
2	何晓燕	安康学院电子与信息技术研究中心	13	48	5.0	6.0
3	万长兴	安康学院电子与信息技术研究中心	1	1	1.0	1.0