单精度浮点数到十进制数转换的IP核设计

• 作者: 周磊 孙宏国 成开友
• 来源期刊: 盐城工学院学报（自然科学版）
• 学科: 工学
• 关键词: IEEE 754浮点数 十进制码 FPGA IP核
• 年，卷（期）: 2011,（1）
• 所属期刊栏目: 计算机应用研究
• 页码范围: 51-54
• 分类号: TN47
• 字数: 2164字
• 语种: 中文
• DOI: 10.3969/j.issn.1671-5322.2011.01.013

摘要

采用FPGA进行数字信号处理的系统,总是要频繁的进行IEEE 754浮点数到十进制码的转换.设计针对FPGA的特点提出了一种以简单的移位和加减操作为核心的转换算法,并用VHDL语言编写了状态机结构的IP核.在EP1C6Q240C8芯片上实现了732个逻辑单元的使用以及69.21 MHz最大运行速度.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	孙宏国	盐城工学院电气工程学院	22	65	5.0	7.0
2	成开友	盐城工学院电气工程学院	28	30	3.0	5.0
3	周磊	盐城工学院电气工程学院	10	18	2.0	4.0