IPSec加密芯片中AES加密核的设计与FPGA实现

• 作者: 周洁 宋利军 慕德俊
• 来源期刊: 测控技术
• 学科: 工学
• 关键词: IPSec AES FPGA 两级流水线 列混合
• 年，卷（期）: 2011,（9）
• 所属期刊栏目: 总线与网络
• 页码范围: 60-63
• 分类号: TP309.7
• 字数: 2985字
• 语种: 中文
• DOI: 10.3969/j.issn.1000-8829.2011.09.016

摘要

为了提高IPSec加密芯片中AES加密核的数据处理速度,提出一种AES算法的FPGA改进结构.在对AES算法分析的基础上,优化了列混合运算模块,降低系统硬件资源消耗；提出两级内部流水结构,进一步缩短关键路径,提高系统运行时钟频率.仿真和实测结果表明:优化后AES核可以稳定工作于100 MHz,吞吐量提高为原来的1.5倍,达到1.24 Gb/s,显著提高了IPSec协议的处理速度,可满足千兆以太网加解密传输需求.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	慕德俊	西北工业大学自动化学院	220	1829	19.0	33.0
2	周洁	西北工业大学自动化学院	3	10	1.0	3.0
3	宋利军	西北工业大学自动化学院	2	9	1.0	2.0