一种多通道时钟分频和触发延迟电路的设计

• 作者: 岳凯凯 李威 李德敏
• 来源期刊: 现代电子技术
• 关键词: EAST 时钟分频 触发延时 FPGA
• 年，卷（期）: 2011,（20）
• 所属期刊栏目: 集成电路设计
• 页码范围: 178-180
• 分类号: TN919-34|TP331.1
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2011.20.052

摘要

在EAST分布式中央定时同步系统中,时钟分频和触发延迟电路是分布式节点的核心.为了完成对基准时钟信号进行多路任意整数倍的等占空比的分频,并对输入的触发脉冲进行多路任意时间的延迟输出,本设计中采用VHDL语言进行编程,实现了多路时钟分频信号的输出和多路延迟输出,特别是提高了奇数分频和触发延迟的时间精度,最后在QuartusⅡ9.0软件上对设计的波形进行分析,验证了该设计的可行性.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李德敏	东华大学信息科学与技术学院	73	322	9.0	14.0
2	李威	东华大学信息科学与技术学院	2	14	1.0	2.0
3	岳凯凯	东华大学信息科学与技术学院	2	3	1.0	1.0