宏块并行可复用的H.264帧内解码器的VLSI结构设计

• 作者: 兰旭光 李兴玉 温灏 王志刚
• 来源期刊: 微电子学与计算机
• 关键词: 宏块并行 帧内解码器 大规模集成电路 H.264
• 年，卷（期）: 2014,（4）
• 页码范围: 75-78,82
• 页数: 5页
• 分类号: TN406
• 语种: 中文

摘要

设计通用的宏块并行的 H ．264帧内解码次序，避免了解码时的数据冲突，进而设计了存储器及计算单元可复用的帧内预测宏块并行解码单元，在解码速度提高的同时，尽量避免了资源的开销．通过对设计的并行解码器速度的测试及DC综合的结果，验证了设计的可复用的宏块并行帧内解码器的VLSI结构有效性，每个宏块解码平均速度到达了113 cycles ．

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	兰旭光	西安交通大学人工智能与机器人研究所	15	136	6.0	11.0
2	王志刚	西安交通大学人工智能与机器人研究所	23	157	7.0	12.0
3	李兴玉	西安交通大学人工智能与机器人研究所	1	0	0.0	0.0
4	温灏	西安交通大学人工智能与机器人研究所	1	0	0.0	0.0