基于Verilog的FPGA整数分频器设计及仿真

• 作者: 刘慧慧 周英杰 张泽 梁天泰 田涛
• 来源期刊: 新技术新工艺
• 学科: 工学
• 关键词: Verilog HDL FPGA 计数 分频 仿真 占空比
• 年，卷（期）: 2015,（4）
• 所属期刊栏目: 设计与计算
• 页码范围: 40-42
• 页数: 3页
• 分类号: TN40
• 字数: 1382字
• 语种: 中文

摘要

简单介绍了主要的时钟分频方法，提出了FPGA内部PLL分频的局限性，给出了基于 Ver-ilog HDL的整数分频方法。编写了Verilog HDL程序，实现了基于 FPGA 硬件平台的占空比为50%的任意整数分频。结合 Quartus开发平台和Modelsim仿真软件验证表明，该分频方法简单、实用。采用该方法，替换N值可实现任意整数等占空比的分频。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张泽	北京工业大学机电学院	44	272	8.0	15.0
2	刘慧慧	北京石油化工学院光机电装备技术北京市重点实验室	4	40	3.0	4.0
3	田涛	北京工业大学机电学院	4	105	3.0	4.0
4	梁天泰	北京石油化工学院光机电装备技术北京市重点实验室	1	8	1.0	1.0
5	周英杰	北京化工大学机电工程学院	2	35	2.0	2.0