一种改进的 QC-LDPC 码及其编码器 FPGA 实现

• 作者: 卫霞 张文俊
• 来源期刊: 重庆邮电大学学报（自然科学版）
• 学科: 工学
• 关键词: 低密度准循环奇偶校验码 基于 RAM的编码器 变码率编码
• 年，卷（期）: 2016,（1）
• 所属期刊栏目: 通信与电子
• 页码范围: 60-65
• 页数: 6页
• 分类号: TN911.22
• 字数: 4502字
• 语种: 中文
• DOI: 10.3979/j.issn.1673-825X.2016.01.009

摘要

为了提高低密度准循环奇偶校验码（quasi-cyclic low density parity check codes，QC-LDPC）的编码码率灵活性和降低该码的实现复杂度，提出了一种改进的 QC-LDPC 码构造方法，并通过构造校验矩阵设计出了几种高码率码型，仿真结果表明该码在中、长帧长时性能优于相近参数的传统 QC-LDPC 码；针对该码型设计了一种基于随机存取存储器（random-access memory，RAM）的编码器硬件架构，通过存储地址指针实现对校验矩阵的存储，使得编码器能灵活地实现变码率和变帧长编码。采用 verilog 硬件描述语言在 Spartan-3 XC3S1500芯片上实现了编码器。综合结果显示：新的硬件编码架构较基于移位寄存器的传统 QC-LDPC 码的编码器硬件架构，在编码延时保持相同而硬件资源大幅降低的情况下，编码器系统的最高频率达到了225．174 MHz，能满足高速编码需求。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张文俊		3	15	2.0	3.0
2	卫霞	西北工业大学明德学院电子信息工程系	6	14	1.0	3.0