众核处理器访存链路接口的FPGA验证

• 作者: 冯权友 周宏伟 徐实 杨乾明 王忠奕 窦强 邓让钰
• 来源期刊: 国防科技大学学报
• 学科: 工学
• 关键词: 众核处理器 访存 链路 现场可编程门阵列 验证
• 年，卷（期）: 2018,（3）
• 所属期刊栏目: 机械工程·计算机科学与技术
• 页码范围: 176-182
• 页数: 7页
• 分类号: TP302.1
• 字数: 6413字
• 语种: 中文
• DOI: 10.11887/j.cn.201803027

摘要

面向众核处理器提出一种访存链路接口的现场可编程门阵列( Field-Programmable Gate Array, FPGA)验证平台,用于对处理器访存链路关键部件进行功能及可靠性测试.提出片上读写激励自动产生与检查机制、以太网接口硬件用户数据报协议(User Datagram Protocol, UDP)协议栈和FPGA芯片间多通道并行链路三项关键技术并进行设计实现.实验结果表明提出的各项关键技术功能正确,不仅丰富了功能验证中随机激励产生及结果验证的手段,而且实现了对链路数据检错和多lane间延迟偏斜纠正逻辑的可靠性测试与评估.经过该平台验证的访存链路接口在实际芯片中通过了功能正确性测试,证明了验证的有效性.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	邓让钰	国防科技大学计算机学院	14	30	3.0	5.0
2	徐实	湖南大学信息科学与工程学院	3	2	1.0	1.0
3	周宏伟	国防科技大学计算机学院	16	31	3.0	4.0
4	杨乾明	国防科技大学计算机学院	8	24	4.0	4.0
5	窦强	国防科技大学计算机学院	25	97	5.0	8.0
6	王忠奕	国防科技大学计算机学院	1	1	1.0	1.0
7	冯权友	国防科技大学计算机学院	2	4	1.0	2.0