FPGA之基于Verilog语言实现优先抢答锁存模块的实现①

• 作者: 李祖君 赵厚科
• 来源期刊: 佳木斯大学学报（自然科学版）
• 学科: 工学
• 关键词: Verilog HDL 数字电路设计 抢答模块
• 年，卷（期）: 2019,（6）
• 所属期刊栏目: 电气工程与信息技术
• 页码范围: 920-924
• 页数: 5页
• 分类号: TP211
• 字数: 2578字
• 语种: 中文
• DOI: 10.3969/j.issn.1008-1402.2019.06.017

摘要

抢答模块和锁存模块的基本实现是抢答器,抢答器是比赛和竞赛中一种常用且必备的装置,其原理是一种非常典型的数字逻辑电路,其中含有时序逻辑电路和基本逻辑电路组成,其项目包含D触发器,锁存器,分频器,7段数码管的译码器,主持人按开始按钮示意开始抢答,本文将使用Verilog HDL语言实现其功能,并通过对抢答器电路设计的分析加深对其功能实现电路的认识和理解.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李祖君	佳木斯大学理学院	21	21	2.0	4.0
2	赵厚科	西南民族大学电气信息工程学院	2	0	0.0	0.0