Verilog HDL语言的AES密码算法FPGA优化实现

• 作者: 李仁发 李浪 李肯立 邹祎
• 来源期刊: 重庆大学学报
• 学科: 工学
• 关键词: AES算法 Verilog HDL FPGA实现
• 年，卷（期）: 2014,（6）
• 页码范围: 56-64
• 分类号: TP309.7
• 语种: 中文
• DOI: 10.11835/j.issn.1000-582X.2014.06.009

摘要

AES密码算法是目前广泛使用的一种加密算法.为了对AES算法进行优化,通过对密钥扩展模块重复调用,实现代码的高效利用.具体方法为在AES算法进行加解密运算时,其中所需的密钥可在其他模块执行时重复调用,即一次生成十轮密钥,通过控制模块实现轮密钥加运算.详细叙述了改进后AES算法的Verilog HDL硬件语言实现,特别是对具体实现过程中关键核心代码进行了清晰描述,经modelsim6.1f仿真验证正确后进行了FPGA硬件实现,对FPGA硬件实现进行了实验结果正确性验证.实验结果表明,优化后的AES算法在Xilinx Virtex V FPGA上仅占用了3 531个Slice,5 522个LUT,与同类加密算法实现所需的资源数对比,在性能同等条件下占用面积更少,可满足芯片的较小面积应用需求,从而可以使得AES算法应用于目前流行的各种小面积智能卡上.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李仁发	湖南大学信息科学与工程学院	468	4582	30.0	44.0
2	李浪	衡阳师范学院计算机科学系	110	370	11.0	14.0
4	李肯立	湖南大学信息科学与工程学院	130	931	16.0	22.0
7	邹祎	衡阳师范学院计算机科学系	37	66	4.0	6.0