FPGA高速串行收发器时钟同步设计

• 作者: 刘智 徐广磊 雷革
• 来源期刊: 核电子学与探测技术
• 学科: 工学
• 关键词: 串行收发器 时钟数据恢复 时钟同步
• 年，卷（期）: 2019,（6）
• 页码范围: 673-677
• 页数: 5页
• 分类号: TP273
• 字数: 1427字
• 语种: 中文

摘要

在为粒子加速器设计定时系统时,通常采用集成高速串行收发器的FPGA来实现.为了消除串行收发器恢复时钟相位的不确定性,本设计利用串行收发器接收端恢复数据检测时钟相位,然后采用"重启法"实现恢复时钟相位的固定.该方法不需要额外的硬件设计,只使用一路串行收发器和少量硬件语言编程,简单易行,并经过了实验室验证.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	刘智		25	612	11.0	24.0
5	雷革	中国科学院高能物理研究所	22	65	4.0	6.0
6	徐广磊	中国科学院高能物理研究所	11	58	5.0	7.0