基于6 Gsample/s 12 bit ADC接口控制层电路设计与实现

• 作者: 严展科 吴喜浩 张春茗 杨添
• 来源期刊: 电子器件
• 学科: 工学
• 关键词: 高速串行接口 JESD204C协议 模数转换器 控制层电路 并行编码
• 年，卷（期）: 2020,（5）
• 页码范围: 1142-1147
• 页数: 6页
• 分类号: TN4
• 语种: 中文
• DOI: 10.3969/j.issn.1005-9490.2020.05.036

摘要

基于JESD204C协议设计了一种应用于6 Gsample/s 12 bit ADC的高速串行接口控制层电路.该电路采用64B/66B链路层实现数据的高速率传输,同时增加8B/10B链路层以满足数据的低速率传输,提高了接口电路的兼容性.控制层电路的传输层采用两级映射结构,64B/66B链路层采用并行加扰,8B/10B链路层采用4路并行编码法,减少电路面积,提高电路时序性能.本文采用Verilog HDL语言对电路进行RTL级描述,且在VCS软件上进行功能验证.结果表明控制层电路能够实现所设计的14种工作模式.基于TSMC 90 nm COMS工艺,在Design Compiler平台上对电路进行综合.报告表明该电路在高速率传输模式下最高工作频率为384 MHz,单通道数据最高输出速率为24.5 Gbit/s;在低速率传输模式下最高工作频率为357 MHz,单通道数据最高输出速率为11.4 Gbit/s.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张春茗		6	5	1.0	2.0
2	严展科		4	1	1.0	1.0
3	杨添		2	0	0.0	0.0
4	吴喜浩		1	0	0.0	0.0