基于FPGA的误码仪内核设计

• 作者: 吴友宇 李斌
• 来源期刊: 武汉理工大学学报（信息与管理工程版）
• 学科: 工学
• 关键词: 误码仪 FPGA VHDL 伪随机码
• 年，卷（期）: 2005,（6）
• 所属期刊栏目: 信息技术
• 页码范围: 12-15
• 页数: 4页
• 分类号: TN402
• 字数: 3739字
• 语种: 中文
• DOI: 10.3963/j.issn.1007-144X.2005.06.004

摘要

实现了一种基于FPGA的误码仪内核设计,利用FPGA芯片内部的PLL提供高速全局时钟,使用硬件编程语言VHDL编程实现了传输速率在1～20 Mb/s内分段可调,29-1位、215-1位、223-1位3种序列长度的伪随机码码型可选,可手动发送误码以及智能失同步置位的误码检测等误码仪主要功能,并在最后给出了仿真结果.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	吴友宇	武汉理工大学信息工程学院	47	534	11.0	21.0
2	李斌	武汉理工大学信息工程学院	38	411	11.0	18.0