超前进位加法器混合模块延迟公式及优化序列

• 作者: 王礼平 王观凤
• 来源期刊: 微电子学与计算机
• 关键词: 超前进位加法器(CLA) 混合模块 延迟时间公式 速度优化序列
• 年，卷（期）: 2005,（1）
• 页码范围: 152-155
• 页数: 4页
• 分类号: TP342.21
• 语种: 中文
• DOI: 10.3969/j.issn.1000-7180.2005.01.041

摘要

为扩展操作位数提出了一种更具普遍性的长加法器结构--混合模块级联超前进位加法器.在超前进位加法器(CLA)单元电路优化和门电路标准延迟模型的基础上,由进位关键路径推导出混合模块级联CLA的模块延迟时间公式,阐明了公式中各项的意义.作为特例,自然地导出了相同模块级联CLA的模块延迟时间公式.并得出和证明了按模块层数递增级联序列是混合模块级联CLA各序列中延迟时间最短、资源(面积)占用与功耗不变的速度优化序列.这一结论成为优化设计的一个设计规则.还给出了级联序列数的公式和应用实例.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王礼平	中南民族大学电子信息工程学院	23	142	8.0	10.0
2	王观凤	中南民族大学电子信息工程学院	10	54	5.0	7.0