基于上下文的自适应二进制算术编码的硬件实现

• 作者: 武凯 陆桂富 陈光化
• 来源期刊: 微电子学与计算机
• 关键词: 算术编码 流水线 FPGA
• 年，卷（期）: 2006,（11）
• 页码范围: 16-18,25
• 页数: 4页
• 分类号: TN919.8
• 语种: 中文
• DOI: 10.3969/j.issn.1000-7180.2006.11.005

摘要

文章提出了一种适用H.264标准的自适应算术编码器的VLSI实现方案,它对算术编码的结构做了改进,用查表代替了乘法操作,并采用流水线结构实现,获得了较高的吞吐速率.在采用Verilog语言对编码模块进行描述后,用ALTEAR公司的现场可编程门阵列(FPGA)进行仿真验证.实验表明,这种流水线结构的算术编码器能够获得较高的编码速度.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	陈光化	上海大学自动化系	30	219	8.0	14.0
2	武凯	上海大学自动化系	2	9	1.0	2.0
3	陆桂富	上海大学自动化系	2	9	1.0	2.0