H.264中二进制算术编码的硬件实现

• 作者: 陈传东 陈新
• 来源期刊: 现代电子技术
• 关键词: 二进制算术编码 H.264 CABAC FPGA
• 年，卷（期）: 2007,（22）
• 所属期刊栏目: 计算机应用
• 页码范围: 48-50
• 页数: 3页
• 分类号: TN919.81
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2007.22.017

摘要

H.264标准中的二进制算术编码算法复杂,用软件实现起来速度慢,编码一个信号需要多个时钟周期.结合硬件实现特点,对算法流程进行合理优化,采用流水线设计方法,电路结构采用Verilog HDL进行RTL级描述,在Synplify平台上进行FPGA综合,介绍了H.264中二进制算术编码的FPGA实现方案.编码速度达到1 b/cycle,工作频率达到75.7 MHz,完全可以应用于视频图像的实时编码中.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	陈新	福州大学物理与信息工程学院	124	559	12.0	16.0
2	陈传东	福州大学物理与信息工程学院	7	12	2.0	3.0