RS(239,255)解码器的FPGA实现

• 作者: 刘明山 周原 辛明寿
• 来源期刊: 吉林大学学报（信息科学版）
• 学科: 工学
• 关键词: RS解码器 Verilog语言 现场可编程门阵列
• 年，卷（期）: 2006,（6）
• 所属期刊栏目: 信息与通信工程
• 页码范围: 605-609
• 页数: 5页
• 分类号: TN919.8
• 字数: 2126字
• 语种: 中文
• DOI: 10.3969/j.issn.1671-5896.2006.06.008

摘要

针对RS(Reed-Solomon)解码实现过程中速度受限、价格过高等问题,从RS码结构出发,阐述了一种基于FPGA(Filed Programming Gate Array)的RS(239,255)解码器的Verilog HDL(Hardware DescriptionLanguage)设计方法.简单介绍了RS码的基本原理,并根据RS解码中的时域解码原理,将伴随式计算算法、BM(Berlekamp-Massey)迭代算法、Chien搜索算法、Fomey算法用Verilog语言描述,利用Altear公司的开发软件Quartus Ⅱ将上述算法模块进行编译得到各电路功能模块,并进行了仿真.使用现场可编程门阵列Altera公司的ACEX1K系列芯片,设计实现了在FPGA上解码工作频率最高达到14 MHz的RS(239,255)的硬件解码器.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	刘明山	吉林大学通信工程学院	11	65	5.0	8.0
2	周原	吉林大学通信工程学院	11	22	3.0	4.0
3	辛明寿	吉林大学通信工程学院	2	10	1.0	2.0