RTL和门级结合的处理器时延测试产生方法

• 作者: 方红霞 李华伟 李晓维
• 来源期刊: 计算机辅助设计与图形学学报
• 学科: 工学
• 关键词: 时延测试 指令集 处理器 数据通路
• 年，卷（期）: 2006,（1）
• 所属期刊栏目: VLSI设计与测试及电子设计自动化
• 页码范围: 75-81
• 页数: 7页
• 分类号: TP391.76
• 字数: 6200字
• 语种: 中文
• DOI: 10.3321/j.issn:1003-9775.2006.01.012

摘要

针对处理器的数据通路中的通路时延故障,提出一种基于指令集的处理器时延测试产生方法.对于每条指令提取出状态矩阵,并基于状态矩阵将通路分为功能不可测(FUPs)和潜在功能可测的(PFTPs).对PFTPs记录潜在测试指令(序列)组合,提取控制和数据约束,在门级进行有约束的非强健时延测试产生.最后的测试指令由控制指令(序列)+潜在测试指令(序列)+观测指令(序列)构成.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李华伟	中国科学院计算技术研究所先进测试技术实验室	55	595	14.0	22.0
2	李晓维	中国科学院计算技术研究所先进测试技术实验室	127	1467	20.0	32.0
3	方红霞	中国科学院计算技术研究所先进测试技术实验室	2	1	1.0	1.0