一种高并行度的H.264帧内预测器的VLSI设计

• 作者: 李树国 杨晨
• 来源期刊: 微电子学与计算机
• 关键词: 集成电路设计 帧内预测 数字强度缩减 并行处理
• 年，卷（期）: 2006,（12）
• 页码范围: 111-114,117
• 页数: 5页
• 分类号: TN402
• 语种: 中文
• DOI: 10.3969/j.issn.1000-7180.2006.12.032

摘要

分析了帧内预测的17种模式,对于每个4×4大小块的16个像素点的不同模式的预测公式之间的相同运算,采用数字强度缩减的方法去除计算的冗余,提出了一种高并行度的帧内预测器,可以每个时钟周期处理16个像素点的预测值.基于SMIC 0.18μm工艺,用verilog对该设计进行了VLSI实现,综合后的电路的关键路径最大时延为10ns,电路规模不超过1.4万门,数据吞吐率可以达到1600Msamples/s.从实现结果来看,与采用可重构方法的设计相比,该设计在相同的并行度下减小了电路面积,简化了控制逻辑.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	杨晨	清华大学微电子学研究所	13	74	5.0	8.0
2	李树国	清华大学微电子学研究所	37	235	8.0	13.0