高速先进加密算法(AES)IP核的VLSI实现

• 作者: 曾晓洋 王晶 陈俊 韩军
• 来源期刊: 小型微型计算机系统
• 学科: 工学
• 关键词: 高速 AES 流水线
• 年，卷（期）: 2007,（3）
• 所属期刊栏目: 其它
• 页码范围: 569-572
• 页数: 4页
• 分类号: TP309|TN918
• 字数: 3253字
• 语种: 中文
• DOI: 10.3969/j.issn.1000-1220.2007.03.038

摘要

提出了一种针对高速先进密码算法(AES)IP核的VLSI实现方案.首先,该方案从算法级出发,提出了降低密钥扩展模块硬件复杂度的途径;然后,在电路级本文采用了轮间和轮内相结合的流水线结构解决方案,有效地缩短关键路径,从而提高芯片系统的数据吞吐率.最后,基于SMIC 0.18um标准CMOS工艺,AES的面积为164K-gates,最高时钟频率可达到400MHz,数据吞吐率为51.2 Gbps.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	曾晓洋	复旦大学专用集成电路与系统国家重点实验室	103	555	13.0	19.0
2	王晶	复旦大学专用集成电路与系统国家重点实验室	29	202	9.0	13.0
3	韩军	复旦大学专用集成电路与系统国家重点实验室	31	218	7.0	13.0
4	陈俊	复旦大学专用集成电路与系统国家重点实验室	23	118	7.0	10.0